1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
185
186
187
188
189
190
191
192
193
194
195
196
197
198
199
200
201
202
203
204
205
206
207
208
209
210
211
212
213
214
215
216
217
218
219
220
221
222
223
224
225
226
227
228
229
230
231
232
233
234
235
236
237
238
239
240
241
242
243
244
245
246
247
248
249
250
251
252
253
254
255
256
257
258
259
260
261
262
263
264
265
266
267
268
269
270
271
272
273
274
275
276
277
278
279
280
281
282
283
284
285
286
287
288
289
290
291
292
293
294
295
296
297
298
299
300
301
302
303
304
305
306
307
308
309
310
311
312
313
314
315
316
317
318
319
320
321
322
323
324
325
326
327
328
329
330
331
332
333
334
335
336
337
338
339
340
341
342
343
344
345
346
347
348
349
350
351
352
353
354
355
356
357
358
359
360
361
362
363
364
365
366
367
368
369
370
371
372
373
374
375
376
377
378
379
380
381
382
383
384
385
386
387
388
389
390
391
392
393
394
395
396
397
398
399
400
401
402
403
404
405
406
407
408
409
410
411
412
413
414
415
416
417
418
419
420
421
422
423
424
425
426
427
428
429
430
431
432
433
434
435
436
437
438
439
440
441
442
443
444
445
446
447
448
449
450
451
452
453
454
455
456
457
458
459
460
461
462
463
464
465
466
467
468
469
470
471
472
473
474
475
476
477
478
479
480
481
482
483
484
485
486
487
488
489
490
491
492
493
494
495
496
497
498
499
500
501
502
503
504
505
506
507
508
509
510
511
512
513
514
515
516
517
518
519
520
521
522
523
524
525
526
527
528
529
530
531
532
533
534
535
536
537
538
539
540
541
542
543
544
545
546
547
548
549
550
551
552
553
554
555
556
557
558
559
560
561
562
563
564
565
566
567
568
569
570
571
572
573
574
575
576
577
578
579
580
581
582
583
584
585
586
587
588
589
590
591
592
593
594
595
596
597
598
599
600
601
602
603
604
605
606
607
608
609
610
611
612
613
614
615
616
617
618
619
620
621
622
623
624
625
626
627
628
629
630
631
632
633
634
635
636
637
638
639
640
641
642
643
644
645
646
647
648
649
650
651
652
653
654
655
656
657
658
659
660
661
662
663
664
665
666
667
668
669
670
671
672
673
674
675
676
677
678
679
680
681
682
683
684
685
686
687
688
689
690
691
692
693
694
695
696
697
698
699
700
701
702
703
704
705
706
707
708
709
710
711
712
713
714
715
716
717
718
719
720
721
722
723
724
725
726
727
728
729
730
731
732
733
734
735
736
737
738
739
740
741
742
743
744
745
746
747
748
749
750
751
752
753
754
755
756
757
758
759
760
761
762
763
764
765
766
767
768
769
770
771
772
773
774
775
776
777
778
779
780
781
782
783
784
785
786
787
788
789
790
791
792
793
794
795
796
797
798
799
800
801
802
803
804
805
806
807
808
809
810
811
812
813
814
815
816
817
818
819
820
821
822
823
824
825
826
827
828
829
830
831
832
833
834
835
836
837
838
839
840
841
842
843
844
845
846
847
848
849
850
851
852
853
854
855
856
857
858
859
860
861
862
863
864
865
866
867
868
869
870
871
872
873
874
875
876
877
878
879
880
881
882
883
884
885
886
887
888
889
890
891
892
893
894
895
896
897
898
899
900
901
902
903
904
905
906
907
908
909
910
911
912
913
914
915
916
917
918
919
920
921
922
923
924
925
926
927
928
929
930
931
932
933
934
935
936
937
938
939
940
941
942
943
944
945
946
947
948
949
950
951
952
953
954
955
956
957
958
959
960
961
962
963
964
965
966
967
968
969
970
971
972
973
974
975
976
977
978
979
980
981
982
983
984
985
986
987
988
989
990
991
992
993
994
995
996
997
998
999
1000
1001
1002
1003
1004
1005
1006
1007
1008
1009
1010
1011
1012
1013
1014
1015
1016
1017
1018
1019
1020
1021
1022
1023
1024
1025
1026
1027
1028
1029
1030
1031
1032
1033
1034
1035
1036
1037
1038
1039
1040
1041
1042
1043
1044
1045
1046
1047
1048
1049
1050
1051
1052
1053
1054
1055
1056
1057
1058
1059
1060
1061
1062
1063
1064
1065
1066
1067
1068
1069
1070
1071
1072
1073
1074
1075
1076
1077
1078
1079
1080
1081
1082
1083
1084
1085
1086
1087
1088
1089
1090
1091
1092
1093
1094
1095
1096
1097
1098
1099
1100
1101
1102
1103
1104
1105
1106
1107
1108
1109
1110
1111
1112
1113
1114
1115
1116
1117
1118
1119
1120
1121
1122
1123
1124
1125
1126
1127
1128
1129
1130
1131
1132
1133
1134
1135
1136
1137
1138
1139
1140
1141
1142
1143
1144
1145
1146
1147
1148
1149
1150
1151
1152
1153
1154
1155
1156
1157
1158
1159
1160
1161
1162
1163
1164
1165
1166
1167
1168
1169
1170
1171
1172
1173
1174
1175
1176
1177
1178
1179
1180
1181
1182
1183
1184
1185
1186
1187
1188
1189
1190
1191
1192
1193
1194
1195
1196
1197
1198
1199
1200
1201
1202
1203
1204
1205
1206
1207
1208
1209
1210
1211
1212
1213
1214
1215
1216
1217
1218
1219
1220
1221
1222
1223
1224
1225
1226
1227
1228
1229
1230
1231
1232
1233
1234
1235
1236
1237
1238
1239
1240
1241
1242
1243
1244
1245
1246
1247
1248
1249
1250
1251
1252
1253
1254
1255
|
/*
This file is part of FFTS -- The Fastest Fourier Transform in the South
Copyright (c) 2016, Jukka Ojanen <jukka.ojanen@kolumbus.fi>
Copyright (c) 2012, Anthony M. Blake <amb@anthonix.com>
Copyright (c) 2012, The University of Waikato
All rights reserved.
Redistribution and use in source and binary forms, with or without
modification, are permitted provided that the following conditions are met:
* Redistributions of source code must retain the above copyright
notice, this list of conditions and the following disclaimer.
* Redistributions in binary form must reproduce the above copyright
notice, this list of conditions and the following disclaimer in the
documentation and/or other materials provided with the distribution.
* Neither the name of the organization nor the
names of its contributors may be used to endorse or promote products
derived from this software without specific prior written permission.
THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" AND
ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED
WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
DISCLAIMED. IN NO EVENT SHALL ANTHONY M. BLAKE BE LIABLE FOR ANY
DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
(INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES;
LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND
ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
(INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS
SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
*/
.fpu neon
.macro neon_static_e, forward=1
.align 4
.if \forward
#ifdef __APPLE__
.globl _neon_static_e_f
_neon_static_e_f:
#else
.globl neon_static_e_f
neon_static_e_f:
#endif
.else
#ifdef __APPLE__
.globl _neon_static_e_i
_neon_static_e_i:
#else
.globl neon_static_e_i
neon_static_e_i:
#endif
.endif
push {r4-r12, lr}
vpush {q4-q7}
ldr lr, [r0, #40] @ p->N
ldr r12, [r0 ] @ p->offsets
ldr r3, [r0, #16] @ p->ee_ws
add r7, r1, lr
add r5, r1, lr, lsl #1
add r4, r1, lr, lsl #2
add r10, r7, lr, lsl #1
add r8, r7, lr, lsl #2
ldr r11, [r0, #28] @ p->i0
add r6, r4, lr, lsl #1
add r9, r10, lr, lsl #2
vld1.32 {d16, d17}, [r3, :128]
1:
vld2.32 {q15}, [r10, :128]!
vld2.32 {q13}, [r8, :128]!
vld2.32 {q14}, [r7, :128]!
vld2.32 {q9}, [r4, :128]!
vld2.32 {q10}, [r1, :128]!
vld2.32 {q11}, [r6, :128]!
vld2.32 {q12}, [r5, :128]!
vsub.f32 q1, q14, q13
vld2.32 {q0}, [r9, :128]!
subs r11, r11, #1
vsub.f32 q2, q0, q15
vadd.f32 q0, q0, q15
vmul.f32 d10, d2, d17
vmul.f32 d11, d3, d16
vmul.f32 d12, d3, d17
vmul.f32 d6, d4, d17
vmul.f32 d7, d5, d16
vmul.f32 d8, d4, d16
vmul.f32 d9, d5, d17
vmul.f32 d13, d2, d16
vsub.f32 d7, d7, d6
vadd.f32 d11, d11, d10
vsub.f32 q1, q12, q11
vsub.f32 q2, q10, q9
vadd.f32 d6, d9, d8
vadd.f32 q4, q14, q13
vadd.f32 q11, q12, q11
vadd.f32 q12, q10, q9
vsub.f32 d10, d13, d12
vsub.f32 q7, q4, q0
vsub.f32 q9, q12, q11
vsub.f32 q13, q5, q3
.if \forward
vsub.f32 d29, d5, d2
.else
vadd.f32 d29, d5, d2
.endif
vadd.f32 q5, q5, q3
vadd.f32 q10, q4, q0
vadd.f32 q11, q12, q11
.if \forward
vadd.f32 d31, d5, d2
vadd.f32 d28, d4, d3
vsub.f32 d30, d4, d3
vsub.f32 d5, d19, d14
vsub.f32 d7, d31, d26
.else
vsub.f32 d31, d5, d2
vsub.f32 d28, d4, d3
vadd.f32 d30, d4, d3
vadd.f32 d5, d19, d14
vadd.f32 d7, d31, d26
.endif
vadd.f32 q1, q14, q5
vadd.f32 q0, q11, q10
.if \forward
vadd.f32 d6, d30, d27
vadd.f32 d4, d18, d15
vadd.f32 d13, d19, d14
vsub.f32 d12, d18, d15
vadd.f32 d15, d31, d26
.else
vsub.f32 d6, d30, d27
vsub.f32 d4, d18, d15
vsub.f32 d13, d19, d14
vadd.f32 d12, d18, d15
vsub.f32 d15, d31, d26
.endif
ldr r3, [r12], #4
vtrn.32 q1, q3
ldr lr, [r12], #4
vtrn.32 q0, q2
add r3, r2, r3, lsl #2
vsub.f32 q4, q11, q10
add lr, r2, lr, lsl #2
vsub.f32 q5, q14, q5
.if \forward
vsub.f32 d14, d30, d27
.else
vadd.f32 d14, d30, d27
.endif
vst2.32 {q0, q1}, [r3, :128]!
vst2.32 {q2, q3}, [lr, :128]!
vtrn.32 q4, q6
vtrn.32 q5, q7
vst2.32 {q4, q5}, [r3, :128]!
vst2.32 {q6, q7}, [lr, :128]!
bne 1b
ldr r11, [r0, #12]
vld2.32 {q9}, [r5, :128]!
vld2.32 {q13}, [r1, :128]!
vld2.32 {q12}, [r4, :128]!
vld2.32 {q0}, [r7, :128]!
vsub.f32 q11, q13, q12
vld2.32 {q8}, [r6, :128]!
vadd.f32 q12, q13, q12
vsub.f32 q10, q9, q8
vadd.f32 q8, q9, q8
vadd.f32 q9, q12, q8
.if \forward
vsub.f32 d9, d23, d20
vadd.f32 d11, d23, d20
.else
vadd.f32 d9, d23, d20
vsub.f32 d11, d23, d20
.endif
vsub.f32 q8, q12, q8
.if \forward
vadd.f32 d8, d22, d21
vsub.f32 d10, d22, d21
.else
vsub.f32 d8, d22, d21
vadd.f32 d10, d22, d21
.endif
ldr r3, [r12], #4
vld1.32 {d20, d21}, [r11, :128]
ldr lr, [r12], #4
vtrn.32 q9, q4
add r3, r2, r3, lsl #2
vtrn.32 q8, q5
add lr, r2, lr, lsl #2
vswp d9, d10
vst1.32 {d8,d9,d10,d11}, [lr, :128]!
vld2.32 {q13}, [r10, :128]!
vld2.32 {q15}, [r9, :128]!
vld2.32 {q11}, [r8, :128]!
vsub.f32 q14, q15, q13
vsub.f32 q12, q0, q11
vadd.f32 q11, q0, q11
vadd.f32 q13, q15, q13
.if \forward
vsub.f32 d13, d29, d24
.else
vadd.f32 d13, d29, d24
.endif
vadd.f32 q15, q13, q11
.if \forward
vadd.f32 d12, d28, d25
vadd.f32 d15, d29, d24
vsub.f32 d14, d28, d25
.else
vsub.f32 d12, d28, d25
vsub.f32 d15, d29, d24
vadd.f32 d14, d28, d25
.endif
vtrn.32 q15, q6
vsub.f32 q15, q13, q11
vtrn.32 q15, q7
vswp d13, d14
vst1.32 {d12,d13,d14,d15}, [lr, :128]!
vtrn.32 q13, q14
vtrn.32 q11, q12
vmul.f32 d24, d26, d21
vmul.f32 d28, d27, d20
vmul.f32 d25, d26, d20
vmul.f32 d26, d27, d21
vmul.f32 d27, d22, d21
vmul.f32 d30, d23, d20
vmul.f32 d29, d23, d21
vmul.f32 d22, d22, d20
vsub.f32 d21, d28, d24
vadd.f32 d20, d26, d25
vadd.f32 d25, d30, d27
vsub.f32 d24, d22, d29
vadd.f32 q11, q12, q10
ldr r11, [r0, #32] @ p->i1
vsub.f32 q10, q12, q10
vadd.f32 q0, q9, q11
vsub.f32 q2, q9, q11
.if \forward
vsub.f32 d3, d17, d20
vadd.f32 d7, d17, d20
vadd.f32 d2, d16, d21
vsub.f32 d6, d16, d21
.else
vadd.f32 d3, d17, d20
vsub.f32 d7, d17, d20
vsub.f32 d2, d16, d21
vadd.f32 d6, d16, d21
.endif
cmp r11, #0
vswp d1, d2
vswp d5, d6
vstmia r3!, {q0-q3}
beq 4f
2:
vld2.32 {q8}, [r6, :128]!
vld2.32 {q9}, [r5, :128]!
vld2.32 {q10}, [r4, :128]!
vld2.32 {q13}, [r1, :128]!
vadd.f32 q11, q9, q8
vsub.f32 q8, q9, q8
vsub.f32 q9, q13, q10
vadd.f32 q12, q13, q10
subs r11, r11, #1
vld2.32 {q10}, [r9, :128]!
vld2.32 {q13}, [r7, :128]!
vsub.f32 q2, q12, q11
.if \forward
vadd.f32 d7, d19, d16
vsub.f32 d3, d19, d16
vsub.f32 d6, d18, d17
vadd.f32 d2, d18, d17
.else
vsub.f32 d7, d19, d16
vadd.f32 d3, d19, d16
vadd.f32 d6, d18, d17
vsub.f32 d2, d18, d17
.endif
vld2.32 {q9}, [r10, :128]!
vld2.32 {q8}, [r8, :128]!
vadd.f32 q0, q12, q11
vadd.f32 q11, q13, q8
vadd.f32 q12, q10, q9
vsub.f32 q8, q13, q8
vsub.f32 q9, q10, q9
vsub.f32 q6, q12, q11
vadd.f32 q4, q12, q11
vtrn.32 q0, q2
ldr r3, [r12], #4
.if \forward
vadd.f32 d15, d19, d16
.else
vsub.f32 d15, d19, d16
.endif
ldr lr, [r12], #4
.if \forward
vsub.f32 d11, d19, d16
vsub.f32 d14, d18, d17
vadd.f32 d10, d18, d17
.else
vadd.f32 d11, d19, d16
vadd.f32 d14, d18, d17
vsub.f32 d10, d18, d17
.endif
add r3, r2, r3, lsl #2
vtrn.32 q1, q3
add lr, r2, lr, lsl #2
vst2.32 {q0,q1}, [r3, :128]!
vst2.32 {q2,q3}, [lr, :128]!
vtrn.32 q4, q6
vtrn.32 q5, q7
vst2.32 {q4, q5}, [r3, :128]!
vst2.32 {q6, q7}, [lr, :128]!
bne 2b
ldr r3, [r0, #16] @ p->ee_ws
ldr r11, [r0, #32] @ p->i1
vld1.32 {d16, d17}, [r3, :128]
3:
vld2.32 {q15}, [r5, :128]!
vld2.32 {q13}, [r4, :128]!
vld2.32 {q14}, [r1, :128]!
vld2.32 {q9}, [r10, :128]!
vld2.32 {q10}, [r9, :128]!
vld2.32 {q11}, [r8, :128]!
vld2.32 {q12}, [r7, :128]!
vsub.f32 q1, q14, q13
vld2.32 {q0}, [r6, :128]!
subs r11, r11, #1
vsub.f32 q2, q0, q15
vadd.f32 q0, q0, q15
vmul.f32 d10, d2, d17
vmul.f32 d11, d3, d16
vmul.f32 d12, d3, d17
vmul.f32 d6, d4, d17
vmul.f32 d7, d5, d16
vmul.f32 d8, d4, d16
vmul.f32 d9, d5, d17
vmul.f32 d13, d2, d16
vsub.f32 d7, d7, d6
vadd.f32 d11, d11, d10
vsub.f32 q1, q12, q11
vsub.f32 q2, q10, q9
vadd.f32 d6, d9, d8
vadd.f32 q4, q14, q13
vadd.f32 q11, q12, q11
vadd.f32 q12, q10, q9
vsub.f32 d10, d13, d12
vsub.f32 q7, q4, q0
vsub.f32 q9, q12, q11
vsub.f32 q13, q5, q3
.if \forward
vsub.f32 d29, d5, d2
.else
vadd.f32 d29, d5, d2
.endif
vadd.f32 q5, q5, q3
vadd.f32 q10, q4, q0
vadd.f32 q11, q12, q11
.if \forward
vadd.f32 d31, d5, d2
vadd.f32 d28, d4, d3
vsub.f32 d30, d4, d3
vsub.f32 d5, d19, d14
vsub.f32 d7, d31, d26
.else
vsub.f32 d31, d5, d2
vsub.f32 d28, d4, d3
vadd.f32 d30, d4, d3
vadd.f32 d5, d19, d14
vadd.f32 d7, d31, d26
.endif
vadd.f32 q1, q14, q5
vadd.f32 q0, q11, q10
.if \forward
vadd.f32 d6, d30, d27
vadd.f32 d4, d18, d15
vadd.f32 d13, d19, d14
vsub.f32 d12, d18, d15
vadd.f32 d15, d31, d26
.else
vsub.f32 d6, d30, d27
vsub.f32 d4, d18, d15
vsub.f32 d13, d19, d14
vadd.f32 d12, d18, d15
vsub.f32 d15, d31, d26
.endif
ldr r3, [r12], #4
vtrn.32 q1, q3
ldr lr, [r12], #4
vtrn.32 q0, q2
add r3, r2, r3, lsl #2
vsub.f32 q4, q11, q10
add lr, r2, lr, lsl #2
vsub.f32 q5, q14, q5
.if \forward
vsub.f32 d14, d30, d27
.else
vadd.f32 d14, d30, d27
.endif
vst2.32 {q0, q1}, [r3, :128]!
vst2.32 {q2, q3}, [lr, :128]!
vtrn.32 q4, q6
vtrn.32 q5, q7
vst2.32 {q4, q5}, [r3, :128]!
vst2.32 {q6, q7}, [lr, :128]!
bne 3b
4:
vpop {q4-q7}
pop {r4-r12, pc}
.endm
.macro neon_static_o, forward=1
.align 4
.if \forward
#ifdef __APPLE__
.globl _neon_static_o_f
_neon_static_o_f:
#else
.globl neon_static_o_f
neon_static_o_f:
#endif
.else
#ifdef __APPLE__
.globl _neon_static_o_i
_neon_static_o_i:
#else
.globl neon_static_o_i
neon_static_o_i:
#endif
.endif
push {r4-r12, lr}
vpush {q4-q7}
ldr lr, [r0, #40] @ p->N
ldr r12, [r0 ] @ p->offsets
ldr r3, [r0, #16] @ p->ee_ws
add r7, r1, lr
add r5, r1, lr, lsl #1
add r4, r1, lr, lsl #2
add r10, r7, lr, lsl #1
add r8, r7, lr, lsl #2
ldr r11, [r0, #28] @ p->i0
add r6, r4, lr, lsl #1
add r9, r10, lr, lsl #2
vld1.32 {d16, d17}, [r3, :128]
1:
vld2.32 {q15}, [r10, :128]!
vld2.32 {q13}, [r8, :128]!
vld2.32 {q14}, [r7, :128]!
vld2.32 {q9}, [r4, :128]!
vld2.32 {q10}, [r1, :128]!
vld2.32 {q11}, [r6, :128]!
vld2.32 {q12}, [r5, :128]!
vsub.f32 q1, q14, q13
vld2.32 {q0}, [r9, :128]!
subs r11, r11, #1
vsub.f32 q2, q0, q15
vadd.f32 q0, q0, q15
vmul.f32 d10, d2, d17
vmul.f32 d11, d3, d16
vmul.f32 d12, d3, d17
vmul.f32 d6, d4, d17
vmul.f32 d7, d5, d16
vmul.f32 d8, d4, d16
vmul.f32 d9, d5, d17
vmul.f32 d13, d2, d16
vsub.f32 d7, d7, d6
vadd.f32 d11, d11, d10
vsub.f32 q1, q12, q11
vsub.f32 q2, q10, q9
vadd.f32 d6, d9, d8
vadd.f32 q4, q14, q13
vadd.f32 q11, q12, q11
vadd.f32 q12, q10, q9
vsub.f32 d10, d13, d12
vsub.f32 q7, q4, q0
vsub.f32 q9, q12, q11
vsub.f32 q13, q5, q3
.if \forward
vsub.f32 d29, d5, d2
.else
vadd.f32 d29, d5, d2
.endif
vadd.f32 q5, q5, q3
vadd.f32 q10, q4, q0
vadd.f32 q11, q12, q11
.if \forward
vadd.f32 d31, d5, d2
vadd.f32 d28, d4, d3
vsub.f32 d30, d4, d3
vsub.f32 d5, d19, d14
vsub.f32 d7, d31, d26
.else
vsub.f32 d31, d5, d2
vsub.f32 d28, d4, d3
vadd.f32 d30, d4, d3
vadd.f32 d5, d19, d14
vadd.f32 d7, d31, d26
.endif
vadd.f32 q1, q14, q5
vadd.f32 q0, q11, q10
.if \forward
vadd.f32 d6, d30, d27
vadd.f32 d4, d18, d15
vadd.f32 d13, d19, d14
vsub.f32 d12, d18, d15
vadd.f32 d15, d31, d26
.else
vsub.f32 d6, d30, d27
vsub.f32 d4, d18, d15
vsub.f32 d13, d19, d14
vadd.f32 d12, d18, d15
vsub.f32 d15, d31, d26
.endif
ldr r3, [r12], #4
vtrn.32 q1, q3
ldr lr, [r12], #4
vtrn.32 q0, q2
add r3, r2, r3, lsl #2
vsub.f32 q4, q11, q10
add lr, r2, lr, lsl #2
vsub.f32 q5, q14, q5
.if \forward
vsub.f32 d14, d30, d27
.else
vadd.f32 d14, d30, d27
.endif
vst2.32 {q0, q1}, [r3, :128]!
vst2.32 {q2, q3}, [lr, :128]!
vtrn.32 q4, q6
vtrn.32 q5, q7
vst2.32 {q4, q5}, [r3, :128]!
vst2.32 {q6, q7}, [lr, :128]!
bne 1b
ldr r11, [r0, #32] @ p->i1
cmp r11, #0
beq 3f
2:
vld2.32 {q8}, [r6, :128]!
vld2.32 {q9}, [r5, :128]!
vld2.32 {q10}, [r4, :128]!
vld2.32 {q13}, [r1, :128]!
vadd.f32 q11, q9, q8
vsub.f32 q8, q9, q8
vsub.f32 q9, q13, q10
vadd.f32 q12, q13, q10
subs r11, r11, #1
vld2.32 {q10}, [r9, :128]!
vld2.32 {q13}, [r7, :128]!
vsub.f32 q2, q12, q11
.if \forward
vadd.f32 d7, d19, d16
vsub.f32 d3, d19, d16
vsub.f32 d6, d18, d17
vadd.f32 d2, d18, d17
.else
vsub.f32 d7, d19, d16
vadd.f32 d3, d19, d16
vadd.f32 d6, d18, d17
vsub.f32 d2, d18, d17
.endif
vld2.32 {q9}, [r10, :128]!
vld2.32 {q8}, [r8, :128]!
vadd.f32 q0, q12, q11
vadd.f32 q11, q13, q8
vadd.f32 q12, q10, q9
vsub.f32 q8, q13, q8
vsub.f32 q9, q10, q9
vsub.f32 q6, q12, q11
vadd.f32 q4, q12, q11
vtrn.32 q0, q2
ldr r3, [r12], #4
.if \forward
vadd.f32 d15, d19, d16
.else
vsub.f32 d15, d19, d16
.endif
ldr lr, [r12], #4
.if \forward
vsub.f32 d11, d19, d16
vsub.f32 d14, d18, d17
vadd.f32 d10, d18, d17
.else
vadd.f32 d11, d19, d16
vadd.f32 d14, d18, d17
vsub.f32 d10, d18, d17
.endif
add r3, r2, r3, lsl #2
vtrn.32 q1, q3
add lr, r2, lr, lsl #2
vst2.32 {q0,q1}, [r3, :128]!
vst2.32 {q2,q3}, [lr, :128]!
vtrn.32 q4, q6
vtrn.32 q5, q7
vst2.32 {q4,q5}, [r3, :128]!
vst2.32 {q6,q7}, [lr, :128]!
bne 2b
3:
ldr r11, [r0, #8]
vld1.32 {q8}, [r5, :128]!
vld1.32 {q10}, [r6, :128]!
vld2.32 {q11}, [r4, :128]!
vld2.32 {q13}, [r1, :128]!
vld2.32 {q15}, [r8, :128]!
vorr d25, d17, d17
vorr d24, d20, d20
vorr d20, d16, d16
vsub.f32 q9, q13, q11
vadd.f32 q11, q13, q11
ldr r3, [r12], #4
vtrn.32 d24, d25
ldr lr, [r12], #4
vtrn.32 d20, d21
add r3, r2, r3, lsl #2
vsub.f32 q8, q10, q12
add lr, r2, lr, lsl #2
vadd.f32 q10, q10, q12
vadd.f32 q0, q11, q10
.if \forward
vsub.f32 d25, d19, d16
vadd.f32 d27, d19, d16
.else
vadd.f32 d25, d19, d16
vsub.f32 d27, d19, d16
.endif
vsub.f32 q1, q11, q10
.if \forward
vadd.f32 d24, d18, d17
vsub.f32 d26, d18, d17
.else
vsub.f32 d24, d18, d17
vadd.f32 d26, d18, d17
.endif
vtrn.32 q0, q12
vtrn.32 q1, q13
vld1.32 {d24, d25}, [r11, :128]
vswp d1, d2
vst1.32 {q0, q1}, [r3, :128]!
vld2.32 {q0}, [r7, :128]!
vadd.f32 q1, q0, q15
vld2.32 {q13}, [r10, :128]!
vld2.32 {q14}, [r9, :128]!
vsub.f32 q15, q0, q15
vsub.f32 q0, q14, q13
vadd.f32 q3, q14, q13
vadd.f32 q2, q3, q1
.if \forward
vsub.f32 d29, d1, d30
vadd.f32 d27, d1, d30
.else
vadd.f32 d29, d1, d30
vsub.f32 d27, d1, d30
.endif
vsub.f32 q3, q3, q1
.if \forward
vadd.f32 d28, d0, d31
vsub.f32 d26, d0, d31
.else
vsub.f32 d28, d0, d31
vadd.f32 d26, d0, d31
.endif
vtrn.32 q2, q14
vtrn.32 q3, q13
vswp d5, d6
vst1.32 {q2, q3}, [r3, :128]!
vtrn.32 q11, q9
vtrn.32 q10, q8
vmul.f32 d20, d18, d25
vmul.f32 d22, d19, d24
vmul.f32 d21, d19, d25
vmul.f32 d18, d18, d24
vmul.f32 d19, d16, d25
vmul.f32 d30, d17, d24
vmul.f32 d23, d16, d24
vmul.f32 d24, d17, d25
vadd.f32 d17, d22, d20
vsub.f32 d16, d18, d21
ldr r3, [r0, #16] @ p->ee_ws
vsub.f32 d21, d30, d19
ldr r11, [r0, #32] @ p->i1
vadd.f32 d20, d24, d23
vadd.f32 q9, q8, q10
vsub.f32 q8, q8, q10
vadd.f32 q4, q14, q9
vsub.f32 q6, q14, q9
.if \forward
vsub.f32 d11, d27, d16
vadd.f32 d15, d27, d16
vadd.f32 d10, d26, d17
vsub.f32 d14, d26, d17
.else
vadd.f32 d11, d27, d16
vsub.f32 d15, d27, d16
vsub.f32 d10, d26, d17
vadd.f32 d14, d26, d17
.endif
cmp r11, #0
vswp d9, d10
vswp d13, d14
vstmia lr!, {q4-q7}
beq 5f
vld1.32 {d16, d17}, [r3, :128]
4:
vld2.32 {q15}, [r5, :128]!
vld2.32 {q13}, [r4, :128]!
vld2.32 {q14}, [r1, :128]!
vld2.32 {q9}, [r10, :128]!
vld2.32 {q10}, [r9, :128]!
vld2.32 {q11}, [r8, :128]!
vld2.32 {q12}, [r7, :128]!
vsub.f32 q1, q14, q13
vld2.32 {q0}, [r6, :128]!
subs r11, r11, #1
vsub.f32 q2, q0, q15
vadd.f32 q0, q0, q15
vmul.f32 d10, d2, d17
vmul.f32 d11, d3, d16
vmul.f32 d12, d3, d17
vmul.f32 d6, d4, d17
vmul.f32 d7, d5, d16
vmul.f32 d8, d4, d16
vmul.f32 d9, d5, d17
vmul.f32 d13, d2, d16
vsub.f32 d7, d7, d6
vadd.f32 d11, d11, d10
vsub.f32 q1, q12, q11
vsub.f32 q2, q10, q9
vadd.f32 d6, d9, d8
vadd.f32 q4, q14, q13
vadd.f32 q11, q12, q11
vadd.f32 q12, q10, q9
vsub.f32 d10, d13, d12
vsub.f32 q7, q4, q0
vsub.f32 q9, q12, q11
vsub.f32 q13, q5, q3
.if \forward
vsub.f32 d29, d5, d2
.else
vadd.f32 d29, d5, d2
.endif
vadd.f32 q5, q5, q3
vadd.f32 q10, q4, q0
vadd.f32 q11, q12, q11
.if \forward
vadd.f32 d31, d5, d2
vadd.f32 d28, d4, d3
vsub.f32 d30, d4, d3
vsub.f32 d5, d19, d14
vsub.f32 d7, d31, d26
.else
vsub.f32 d31, d5, d2
vsub.f32 d28, d4, d3
vadd.f32 d30, d4, d3
vadd.f32 d5, d19, d14
vadd.f32 d7, d31, d26
.endif
vadd.f32 q1, q14, q5
vadd.f32 q0, q11, q10
.if \forward
vadd.f32 d6, d30, d27
vadd.f32 d4, d18, d15
vadd.f32 d13, d19, d14
vsub.f32 d12, d18, d15
vadd.f32 d15, d31, d26
.else
vsub.f32 d6, d30, d27
vsub.f32 d4, d18, d15
vsub.f32 d13, d19, d14
vadd.f32 d12, d18, d15
vsub.f32 d15, d31, d26
.endif
ldr r3, [r12], #4
vtrn.32 q1, q3
ldr lr, [r12], #4
vtrn.32 q0, q2
add r3, r2, r3, lsl #2
vsub.f32 q4, q11, q10
add lr, r2, lr, lsl #2
vsub.f32 q5, q14, q5
.if \forward
vsub.f32 d14, d30, d27
.else
vadd.f32 d14, d30, d27
.endif
vst2.32 {q0, q1}, [r3, :128]!
vst2.32 {q2, q3}, [lr, :128]!
vtrn.32 q4, q6
vtrn.32 q5, q7
vst2.32 {q4, q5}, [r3, :128]!
vst2.32 {q6, q7}, [lr, :128]!
bne 4b
5:
vpop {q4-q7}
pop {r4-r12, pc}
.endm
.macro neon_static_x4, forward=1
.align 4
.if \forward
#ifdef __APPLE__
.globl _neon_static_x4_f
_neon_static_x4_f:
#else
.globl neon_static_x4_f
neon_static_x4_f:
#endif
.else
#ifdef __APPLE__
.globl _neon_static_x4_i
_neon_static_x4_i:
#else
.globl neon_static_x4_i
neon_static_x4_i:
#endif
.endif
add r3, r0, #64
vpush {q4-q7}
vld1.32 {q2, q3}, [r1, :128]
vld1.32 {q12, q13}, [r3, :128]!
mov r2, r0
vmul.f32 q0, q13, q3
vld1.32 {q14, q15}, [r3, :128]
vmul.f32 q5, q12, q2
vld1.32 {q8, q9}, [r0, :128]!
vmul.f32 q1, q14, q2
vld1.32 {q10, q11}, [r0, :128]
vmul.f32 q4, q14, q3
vmul.f32 q14, q12, q3
vmul.f32 q13, q13, q2
vmul.f32 q12, q15, q3
vmul.f32 q2, q15, q2
vsub.f32 q0, q5, q0
vadd.f32 q13, q13, q14
vadd.f32 q12, q12, q1
vsub.f32 q1, q2, q4
vadd.f32 q15, q0, q12
vsub.f32 q12, q0, q12
vadd.f32 q14, q13, q1
vsub.f32 q13, q13, q1
vadd.f32 q0, q8, q15
vadd.f32 q1, q9, q14
.if \forward
vadd.f32 q2, q10, q13
.else
vsub.f32 q2, q10, q13
.endif
vsub.f32 q4, q8, q15
.if \forward
vsub.f32 q3, q11, q12
.else
vadd.f32 q3, q11, q12
.endif
vst1.32 {q0, q1}, [r2, :128]!
vsub.f32 q5, q9, q14
.if \forward
vsub.f32 q6, q10, q13
vadd.f32 q7, q11, q12
.else
vadd.f32 q6, q10, q13
vsub.f32 q7, q11, q12
.endif
vst1.32 {q2, q3}, [r2, :128]!
vst1.32 {q4, q5}, [r2, :128]!
vst1.32 {q6, q7}, [r2, :128]
vpop {q4-q7}
bx lr
.endm
.macro neon_static_x8, forward=1
.align 4
.if \forward
#ifdef __APPLE__
.globl _neon_static_x8_f
_neon_static_x8_f:
#else
.globl neon_static_x8_f
neon_static_x8_f:
#endif
.else
#ifdef __APPLE__
.globl _neon_static_x8_i
_neon_static_x8_i:
#else
.globl neon_static_x8_i
neon_static_x8_i:
#endif
.endif
push {r4-r8, lr}
vpush {q4-q7}
add r4, r0, r1, lsl #1 @ data2
add r3, r0, r1 @ data1
add r6, r4, r1, lsl #1 @ data4
add r5, r4, r1 @ data3
add r8, r6, r1, lsl #1 @ data6
add r7, r6, r1 @ data5
add r12, r8, r1 @ data7
1:
vld1.32 {q2, q3}, [r2, :128]!
subs r1, r1, #32
vld1.32 {q14, q15}, [r5, :128]
vmul.f32 q12, q15, q2
vld1.32 {q10, q11}, [r4, :128]
vmul.f32 q8, q14, q3
vmul.f32 q13, q14, q2
vmul.f32 q9, q10, q3
vmul.f32 q1, q10, q2
vmul.f32 q0, q11, q2
vmul.f32 q14, q11, q3
vmul.f32 q15, q15, q3
vsub.f32 q10, q12, q8
vld1.32 {q2, q3}, [r2, :128]!
vadd.f32 q11, q0, q9
vadd.f32 q8, q15, q13
vsub.f32 q9, q1, q14
vld1.32 {q12, q13}, [r3, :128]
vsub.f32 q15, q11, q10
vsub.f32 q14, q9, q8
.if \forward
vadd.f32 q4, q12, q15
vsub.f32 q6, q12, q15
vsub.f32 q5, q13, q14
vadd.f32 q7, q13, q14
.else
vsub.f32 q4, q12, q15
vadd.f32 q6, q12, q15
vadd.f32 q5, q13, q14
vsub.f32 q7, q13, q14
.endif
vld1.32 {q14, q15}, [r8, :128]
vld1.32 {q12, q13}, [r6, :128]
vmul.f32 q1, q14, q2
vmul.f32 q0, q14, q3
vst1.32 {q4, q5}, [r3, :128]
vmul.f32 q14, q15, q3
vmul.f32 q4, q15, q2
vadd.f32 q15, q9, q8
vst1.32 {q6, q7}, [r5, :128]
vmul.f32 q8, q12, q3
vmul.f32 q5, q13, q3
vmul.f32 q12, q12, q2
vmul.f32 q9, q13, q2
vadd.f32 q14, q14, q1
vsub.f32 q13, q4, q0
vadd.f32 q0, q9, q8
vld1.32 {q8, q9}, [r0, :128]
vadd.f32 q1, q11, q10
vsub.f32 q12, q12, q5
vadd.f32 q11, q8, q15
vsub.f32 q8, q8, q15
vadd.f32 q2, q12, q14
vsub.f32 q10, q0, q13
vadd.f32 q15, q0, q13
vadd.f32 q13, q9, q1
vsub.f32 q9, q9, q1
vsub.f32 q12, q12, q14
vadd.f32 q0, q11, q2
vadd.f32 q1, q13, q15
vsub.f32 q4, q11, q2
.if \forward
vadd.f32 q2, q8, q10
vsub.f32 q3, q9, q12
.else
vsub.f32 q2, q8, q10
vadd.f32 q3, q9, q12
.endif
vst1.32 {q0, q1}, [r0, :128]!
vsub.f32 q5, q13, q15
vld1.32 {q14, q15}, [r12, :128]
.if \forward
vadd.f32 q7, q9, q12
.else
vsub.f32 q7, q9, q12
.endif
vld1.32 {q12, q13}, [r7, :128]
vst1.32 {q2, q3}, [r4, :128]!
vld1.32 {q2, q3}, [r2, :128]!
.if \forward
vsub.f32 q6, q8, q10
.else
vadd.f32 q6, q8, q10
.endif
vmul.f32 q8, q14, q2
vst1.32 {q4, q5}, [r6, :128]!
vmul.f32 q10, q15, q3
vmul.f32 q9, q13, q3
vmul.f32 q11, q12, q2
vmul.f32 q14, q14, q3
vst1.32 {q6, q7}, [r8, :128]!
vmul.f32 q15, q15, q2
vmul.f32 q12, q12, q3
vmul.f32 q13, q13, q2
vadd.f32 q10, q10, q8
vsub.f32 q11, q11, q9
vld1.32 {q8, q9}, [r3, :128]
vsub.f32 q14, q15, q14
vadd.f32 q15, q13, q12
vadd.f32 q13, q11, q10
vadd.f32 q12, q15, q14
vsub.f32 q15, q15, q14
vsub.f32 q14, q11, q10
vld1.32 {q10, q11}, [r5, :128]
vadd.f32 q0, q8, q13
vadd.f32 q1, q9, q12
.if \forward
vadd.f32 q2, q10, q15
vsub.f32 q3, q11, q14
.else
vsub.f32 q2, q10, q15
vadd.f32 q3, q11, q14
.endif
vsub.f32 q4, q8, q13
vst1.32 {q0, q1}, [r3, :128]!
vsub.f32 q5, q9, q12
.if \forward
vsub.f32 q6, q10, q15
.else
vadd.f32 q6, q10, q15
.endif
vst1.32 {q2, q3}, [r5, :128]!
.if \forward
vadd.f32 q7, q11, q14
.else
vsub.f32 q7, q11, q14
.endif
vst1.32 {q4, q5}, [r7, :128]!
vst1.32 {q6, q7}, [r12, :128]!
bne 1b
vpop {q4-q7}
pop {r4-r8, pc}
.endm
.macro neon_static_x8_t, forward=1
.align 4
.if \forward
#ifdef __APPLE__
.globl _neon_static_x8_t_f
_neon_static_x8_t_f:
#else
.globl neon_static_x8_t_f
neon_static_x8_t_f:
#endif
.else
#ifdef __APPLE__
.globl _neon_static_x8_t_i
_neon_static_x8_t_i:
#else
.globl neon_static_x8_t_i
neon_static_x8_t_i:
#endif
.endif
push {r4-r8, lr}
vpush {q4-q7}
add r4, r0, r1, lsl #1 @ data2
add r3, r0, r1 @ data1
add r6, r4, r1, lsl #1 @ data4
add r5, r4, r1 @ data3
add r8, r6, r1, lsl #1 @ data6
add r7, r6, r1 @ data5
add r12, r8, r1 @ data7
1:
vld1.32 {q2, q3}, [r2, :128]!
subs r1, r1, #32
vld1.32 {q14, q15}, [r5, :128]
vmul.f32 q12, q15, q2
vld1.32 {q10, q11}, [r4, :128]
vmul.f32 q8, q14, q3
vmul.f32 q13, q14, q2
vmul.f32 q9, q10, q3
vmul.f32 q1, q10, q2
vmul.f32 q0, q11, q2
vmul.f32 q14, q11, q3
vmul.f32 q15, q15, q3
vsub.f32 q10, q12, q8
vld1.32 {q2, q3}, [r2, :128]!
vadd.f32 q11, q0, q9
vadd.f32 q8, q15, q13
vsub.f32 q9, q1, q14
vld1.32 {q12, q13}, [r3, :128]
vsub.f32 q15, q11, q10
vsub.f32 q14, q9, q8
.if \forward
vadd.f32 q4, q12, q15
vsub.f32 q6, q12, q15
vsub.f32 q5, q13, q14
vadd.f32 q7, q13, q14
.else
vsub.f32 q4, q12, q15
vadd.f32 q6, q12, q15
vadd.f32 q5, q13, q14
vsub.f32 q7, q13, q14
.endif
vld1.32 {q14, q15}, [r8, :128]
vld1.32 {q12, q13}, [r6, :128]
vmul.f32 q1, q14, q2
vmul.f32 q0, q14, q3
vst1.32 {q4, q5}, [r3, :128]
vmul.f32 q14, q15, q3
vmul.f32 q4, q15, q2
vadd.f32 q15, q9, q8
vst1.32 {q6, q7}, [r5, :128]
vmul.f32 q8, q12, q3
vmul.f32 q5, q13, q3
vmul.f32 q12, q12, q2
vmul.f32 q9, q13, q2
vadd.f32 q14, q14, q1
vsub.f32 q13, q4, q0
vadd.f32 q0, q9, q8
vld1.32 {q8, q9}, [r0, :128]
vadd.f32 q1, q11, q10
vsub.f32 q12, q12, q5
vadd.f32 q11, q8, q15
vsub.f32 q8, q8, q15
vadd.f32 q2, q12, q14
vsub.f32 q10, q0, q13
vadd.f32 q15, q0, q13
vadd.f32 q13, q9, q1
vsub.f32 q9, q9, q1
vsub.f32 q12, q12, q14
vadd.f32 q0, q11, q2
vadd.f32 q1, q13, q15
vsub.f32 q4, q11, q2
.if \forward
vadd.f32 q2, q8, q10
vsub.f32 q3, q9, q12
.else
vsub.f32 q2, q8, q10
vadd.f32 q3, q9, q12
.endif
vst2.32 {q0, q1}, [r0, :128]!
vsub.f32 q5, q13, q15
vld1.32 {q14, q15}, [r12, :128]
.if \forward
vadd.f32 q7, q9, q12
.else
vsub.f32 q7, q9, q12
.endif
vld1.32 {q12, q13}, [r7, :128]
vst2.32 {q2, q3}, [r4, :128]!
vld1.32 {q2, q3}, [r2, :128]!
.if \forward
vsub.f32 q6, q8, q10
.else
vadd.f32 q6, q8, q10
.endif
vmul.f32 q8, q14, q2
vst2.32 {q4, q5}, [r6, :128]!
vmul.f32 q10, q15, q3
vmul.f32 q9, q13, q3
vmul.f32 q11, q12, q2
vmul.f32 q14, q14, q3
vst2.32 {q6, q7}, [r8, :128]!
vmul.f32 q15, q15, q2
vmul.f32 q12, q12, q3
vmul.f32 q13, q13, q2
vadd.f32 q10, q10, q8
vsub.f32 q11, q11, q9
vld1.32 {q8, q9}, [r3, :128]
vsub.f32 q14, q15, q14
vadd.f32 q15, q13, q12
vadd.f32 q13, q11, q10
vadd.f32 q12, q15, q14
vsub.f32 q15, q15, q14
vsub.f32 q14, q11, q10
vld1.32 {q10, q11}, [r5, :128]
vadd.f32 q0, q8, q13
vadd.f32 q1, q9, q12
.if \forward
vadd.f32 q2, q10, q15
vsub.f32 q3, q11, q14
.else
vsub.f32 q2, q10, q15
vadd.f32 q3, q11, q14
.endif
vsub.f32 q4, q8, q13
vst2.32 {q0, q1}, [r3, :128]!
vsub.f32 q5, q9, q12
.if \forward
vsub.f32 q6, q10, q15
.else
vadd.f32 q6, q10, q15
.endif
vst2.32 {q2, q3}, [r5, :128]!
.if \forward
vadd.f32 q7, q11, q14
.else
vsub.f32 q7, q11, q14
.endif
vst2.32 {q4, q5}, [r7, :128]!
vst2.32 {q6, q7}, [r12, :128]!
bne 1b
vpop {q4-q7}
pop {r4-r8, pc}
.endm
# neon_static_e_f
neon_static_e, forward=1
# neon_static_e_i
neon_static_e, forward=0
# neon_static_o_f
neon_static_o, forward=1
# neon_static_o_i
neon_static_o, forward=0
# neon_static_x4_f
neon_static_x4, forward=1
# neon_static_x4_i
neon_static_x4, forward=0
# neon_static_x8_f
neon_static_x8, forward=1
# neon_static_x8_i
neon_static_x8, forward=0
# neon_static_x8_t_f
neon_static_x8_t, forward=1
# neon_static_x8_t_i
neon_static_x8_t, forward=0
|
