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author | harti <harti@FreeBSD.org> | 2003-07-14 12:12:50 +0000 |
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committer | harti <harti@FreeBSD.org> | 2003-07-14 12:12:50 +0000 |
commit | e22644be2aeeb6433f5d5bc6ac439d2d6da0b2d6 (patch) | |
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Add support for the IDT77155 Sonet/SDH PHY.
Diffstat (limited to 'sys/dev/utopia/idtphy.h')
-rw-r--r-- | sys/dev/utopia/idtphy.h | 642 |
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diff --git a/sys/dev/utopia/idtphy.h b/sys/dev/utopia/idtphy.h index 0d55e7e..dacb2af 100644 --- a/sys/dev/utopia/idtphy.h +++ b/sys/dev/utopia/idtphy.h @@ -30,6 +30,7 @@ * * Register definitions for the following chips: * IDT 77105 + * IDT 77155 */ #ifndef _DEV_UTOPIA_IDTPHY_H #define _DEV_UTOPIA_IDTPHY_H @@ -116,4 +117,645 @@ UTP_REGT_BITS, IDTPHY_REGO_CNTS, \ IDTPHY_REGN_CNTS, IDTPHY_REGX_CNTS } +#define IDTPHY_REGO_MRID 0x00 +#define IDTPHY_REGN_MRID "Master Reset & ID" +#define IDTPHY_REGM_MRID_RESET 0x80 /* software reset */ +#define IDTPHY_REGM_MRID_TYPE 0x70 /* type */ +#define IDTPHY_REGM_MRID_155 0x30 /* idt77155 type */ +#define IDTPHY_REGM_MRID_ID 0x0f /* revision */ +#define IDTPHY_REGX_MRID \ + "\020\010mstReset\12\x70\12type\12\xf\12id" + +#define IDTPHY_REGO_CONF 0x01 +#define IDTPHY_REGN_CONF "Configuration" +#define IDTPHY_REGM_CONF_AFEBE 0x40 /* autoFEBE */ +#define IDTPHY_REGM_CONF_ALRDI 0x20 /* autoLRDI */ +#define IDTPHY_REGM_CONF_APRDI 0x10 /* autoPRDI */ +#define IDTPHY_REGM_CONF_TCAIN 0x08 /* TCAInv */ +#define IDTPHY_REGM_CONF_RCAIN 0x04 /* RCAInv */ +#define IDTPHY_REGM_CONF_RXDIN 0x02 /* RXDInv */ +#define IDTPHY_REGM_CONF_RESV 0x81 +#define IDTPHY_REGX_CONF \ + "\020\07autoFEBE\6autoLRDI\5autoPRDI\4TCAInv\3RCAInv\2RXDInv" + +#define IDTPHY_REGO_INT 0x02 +#define IDTPHY_REGN_INT "Interrupt" +#define IDTPHY_REGM_INT_TXOOLI 0x80 /* txOOLInt */ +#define IDTPHY_REGM_INT_RXLOCI 0x40 /* rxLOCInt */ +#define IDTPHY_REGM_INT_RXOOLI 0x20 /* rxOOLInt */ +#define IDTPHY_REGM_INT_TXCDI 0x10 /* txCDi */ +#define IDTPHY_REGM_INT_RXCDI 0x08 /* rxCDi */ +#define IDTPHY_REGM_INT_RXPOHI 0x04 /* rxPOHi */ +#define IDTPHY_REGM_INT_RXLOHI 0x02 /* rxLOHi */ +#define IDTPHY_REGM_INT_RXSOHI 0x01 /* rxSOHi */ +#define IDTPHY_REGX_INT \ + "\020\10txOOLInt\7rxLOCInt\6rxOOLInt\5txCDi\4rxCDi\3rxPOHi" \ + "\2rxLOHi\1rxSOHi" + +#define IDTPHY_REGO_MCM 0x04 +#define IDTPHY_REGN_MCM "Master Clock Monitor" +#define IDTPHY_REGM_MCM_RRCLK 0x08 /* rrclkReg */ +#define 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"Receive Overhead Status" +#define IDTPHY_REGM_RSOS_C1INT 0x80 /* C1Int */ +#define IDTPHY_REGM_RSOS_B1INT 0x40 /* B1ErrInt */ +#define IDTPHY_REGM_RSOS_LOSI 0x20 /* LOSInt */ +#define IDTPHY_REGM_RSOS_LOFI 0x10 /* LOFInt */ +#define IDTPHY_REGM_RSOS_OOFI 0x08 /* OOFInt */ +#define IDTPHY_REGM_RSOS_LOS 0x04 /* LOS */ +#define IDTPHY_REGM_RSOS_LOF 0x02 /* LOF */ +#define IDTPHY_REGM_RSOS_OOF 0x01 /* OOF */ +#define IDTPHY_REGX_RSOS \ + "\020\10C1Int\7B1ErrInt\6LOSInt\5LOFInt\4OOFint\3LOS\2LOF\1OOF" + +#define IDTPHY_REGO_BIPC 0x12 /* + 0x13 LE */ +#define IDTPHY_REGN_BIPC "Receive Section BIP Errors" + +#define IDTPHY_REGO_TSOC 0x14 +#define IDTPHY_REGN_TSOC "Transmit Overhead Control" +#define IDTPHY_REGM_TSOC_DSCR 0x40 /* scrDis */ +#define IDTPHY_REGM_TSOC_LAISI 0x01 /* LAISIns */ +#define IDTPHY_REGM_TSOC_RESV 0xbe +#define IDTPHY_REGX_TSOC \ + "\020\7scrDis\1LAISIns" + +#define IDTPHY_REGO_TSOC2 0x15 +#define IDTPHY_REGN_TSOC2 "Transmit Overhead Control 2" +#define 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IDTPHY_REGM_RLOI_LAISI 0x02 /* LAISInt */ +#define IDTPHY_REGM_RLOI_LRDII 0x01 /* LRDIInt */ +#define IDTPHY_REGX_RLOI \ + "\020\10LFEBEIEn\7B2ErrIEn\6LAISIEn\5LRDIIEn\4LFEBEInt\3B2ErrInt" \ + "\2LAISInt\1LRDIInt" + +#define IDTPHY_REGO_B2EC 0x1a /* + 0x1b, 0x1c, 20bit LE */ +#define IDTPHY_REGN_B2EC "B2 Errors" + +#define IDTPHY_REGO_FEBEC 0x1d /* + 0x1e, 0x1f, 20bit LE */ +#define IDTPHY_REGN_FEBEC "Line FEBE Errors" + +#define IDTPHY_REGO_TLOS 0x20 +#define IDTPHY_REGN_TLOS "Transmit Line Overhead Status" +#define IDTPHY_REGM_TLOS_LRDI 0x01 /* LRDI */ +#define IDTPHY_REGM_TLOS_RESV 0xfe +#define IDTPHY_REGX_TLOS \ + "\020\1LRDI" + +#define IDTPHY_REGO_TLOC 0x21 +#define IDTPHY_REGN_TLOC "Transmit Line Overhead Control" +#define IDTPHY_REGM_TLOC_B2INV 0x01 /* B2Inv */ +#define IDTPHY_REGM_TLOC_RESV 0xfe +#define IDTPHY_REGX_TLOC \ + "\020\1B2Inv" + +#define IDTPHY_REGO_TK1 0x24 +#define IDTPHY_REGN_TK1 "Transmit K1" + +#define IDTPHY_REGO_TK2 0x25 +#define IDTPHY_REGN_TK2 "Transmit K2" + +#define IDTPHY_REGO_RK1 0x26 +#define IDTPHY_REGN_RK1 "Receive K1" + +#define IDTPHY_REGO_RK2 0x27 +#define IDTPHY_REGN_RK2 "Receive K2" + +#define IDTPHY_REGO_RPOS 0x30 +#define IDTPHY_REGN_RPOS "Receive Path Overhead Status" +#define IDTPHY_REGM_RPOS_LOP 0x20 /* LOP */ +#define IDTPHY_REGM_RPOS_PAIS 0x08 /* PAIS */ +#define IDTPHY_REGM_RPOS_PRDI 0x04 /* PRDI */ +#define IDTPHY_REGM_RPOS_RESV 0xd3 +#define IDTPHY_REGX_RPOS \ + "\020\6LOP\4PAIS\3PRDI" + +#define IDTPHY_REGO_RPOI 0x31 +#define IDTPHY_REGN_RPOI "Receive Path Overhead Interrupt" +#define IDTPHY_REGM_RPOI_C2I 0x80 /* C2Int */ +#define IDTPHY_REGM_RPOI_LOPI 0x20 /* LOPInt */ +#define IDTPHY_REGM_RPOI_PAISI 0x08 /* PAISInt */ +#define IDTPHY_REGM_RPOI_PRDII 0x04 /* PRDIInt */ +#define IDTPHY_REGM_RPOI_B3EI 0x02 /* B3ErrInt */ +#define IDTPHY_REGM_RPOI_PFEBEI 0x01 /* PFEBEInt */ +#define IDTPHY_REGM_RPOI_RESV 0x50 +#define IDTPHY_REGX_RPOI \ + "\020\10C2Int\6LOPInt\4PAISInt\3PRDIInt\2B3ErrInt\1PFEBEInt" + +#define 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IDTPHY_REGM_PTRM_NDF 0xf0 /* NDFVal */ +#define IDTPHY_REGS_PTRM_NDF 4 +#define IDTPHY_REGM_PTRM_SS 0x0c /* ssBit */ +#define IDTPHY_REGM_PTRM_SONET 0x00 +#define IDTPHY_REGM_PTRM_SDH 0x08 +#define IDTPHY_REGM_PTRM_PTR 0x03 +#define IDTPHY_REGX_PTRM \ + "\020\12\xf0\20NDFVal\12\xc\20ssBit\12\x3\20arbPtr" + +#define IDTPHY_REGO_TC2 0x48 +#define IDTPHY_REGN_TC2 "Transmit C2" + +#define IDTPHY_REGO_TPOC2 0x49 +#define IDTPHY_REGN_TPOC2 "Transmit Path Control 2" +#define IDTPHY_REGM_TPOC2_FEBE 0xf0 /* PFEBEIns */ +#define IDTPHY_REGS_TPOC2_FEBE 4 +#define IDTPHY_REGM_TPOC2_PRDII 0x08 /* PRDIIns */ +#define IDTPHY_REGM_TPOC2_G1 0x07 /* G1Ins */ +#define IDTPHY_REGX_TPOC2 \ + "\020\12\xf0\20PFEBEIns\4PRDIIns\12\x7\20G1Ins" + +#define IDTPHY_REGO_RCC 0x50 +#define IDTPHY_REGN_RCC "Receive Cell Control" +#define IDTPHY_REGM_RCC_OCD 0x80 /* OCD */ +#define IDTPHY_REGM_RCC_PARTY 0x40 /* parity */ +#define IDTPHY_REGM_RCC_PASS 0x20 /* pass */ +#define IDTPHY_REGM_RCC_DCOR 0x10 /* corDis */ +#define IDTPHY_REGM_RCC_DHEC 0x08 /* HECdis */ +#define IDTPHY_REGM_RCC_ADD 0x04 /* csetAdd */ +#define IDTPHY_REGM_RCC_DSCR 0x02 /* scrDis */ +#define IDTPHY_REGM_RCC_RFIFO 0x01 /* rxFIFOrst */ +#define IDTPHY_REGX_RCC \ + "\020\10OCD\7parity\6pass\5corDis\4HECdis\3csetAdd" \ + "\2scrDis\1rxFIFOrst" + +#define IDTPHY_REGO_RCI 0x51 +#define IDTPHY_REGN_RCI "Receive Cell Interrupt" +#define IDTPHY_REGM_RCI_OCDE 0x80 /* OCDIEn */ +#define IDTPHY_REGM_RCI_HECE 0x40 /* HECIEn */ +#define IDTPHY_REGM_RCI_OVFE 0x20 /* ovfIEn */ +#define IDTPHY_REGM_RCI_OCDI 0x10 /* OCDInt */ +#define IDTPHY_REGM_RCI_CORI 0x08 /* corInt */ +#define IDTPHY_REGM_RCI_UCORI 0x04 /* uncorInt */ +#define IDTPHY_REGM_RCI_OVFI 0x02 /* ovfInt */ +#define IDTPHY_REGM_RCI_RESV 0x01 +#define IDTPHY_REGX_RCI \ + "\020\10OCDIEn\7HECIEn\6ovfIEn\5OCDInt\4corInt\3uncorInt\2ovfInt" + +#define IDTPHY_REGO_CMH 0x52 +#define IDTPHY_REGN_CMH "Receive Cell Match Header" +#define IDTPHY_REGM_CMH_GFC 0xf0 /* GFC */ +#define IDTPHY_REGS_CMH_GFC 4 +#define IDTPHY_REGM_CMH_PTI 0x0e /* PTI */ +#define IDTPHY_REGS_CMH_PTI 1 +#define IDTPHY_REGM_CMH_CLP 0x01 /* CLP */ +#define IDTPHY_REGX_CMH \ + "\020\12\xf0\20GFC\12\xe\20PTI\12\x1\20CLP" + +#define IDTPHY_REGO_CMHM 0x53 +#define IDTPHY_REGN_CMHM "Receive Cell Match Header Mask" +#define IDTPHY_REGM_CMHM_GFC 0xf0 /* mskGFC */ +#define IDTPHY_REGS_CMHM_GFC 4 +#define IDTPHY_REGM_CMHM_PTI 0x0e /* mskPTI */ +#define IDTPHY_REGS_CMHM_PTI 1 +#define IDTPHY_REGM_CMHM_CLP 0x01 /* mskCLP */ +#define IDTPHY_REGX_CMHM \ + "\020\12\xf0\20mskGFC\12\xe\20mskPTI\12\x1\20mskCLP" + +#define IDTPHY_REGO_CEC 0x54 +#define IDTPHY_REGN_CEC "Correctable Errors" + +#define IDTPHY_REGO_UEC 0x55 +#define IDTPHY_REGN_UEC "Uncorrectable Errors" + +#define IDTPHY_REGO_RCCNT 0x56 /* +0x57, 0x58, LE, 19bit */ +#define IDTPHY_REGN_RCCNT "Receive Cells" + +#define IDTPHY_REGO_RCCF 0x59 +#define IDTPHY_REGN_RCCF "Receive Cell Configuration" +#define IDTPHY_REGM_RCCF_GFCE 0xf0 /* GFCen */ +#define IDTPHY_REGS_RCCF_GFCE 4 +#define IDTPHY_REGM_RCCF_FIXS 0x08 /* FixSen */ +#define IDTPHY_REGM_RCCF_RCAL 0x04 /* RCAlevel */ +#define IDTPHY_REGM_RCCF_HECF 0x03 /* HECftr */ +#define IDTPHY_REGX_RCCF \ + "\020\12\xf0\20GFCen\4FixSen\3RCAlevel\12\x3\20HECftr" + +#define IDTPHY_REGO_RXID 0x5a +#define IDTPHY_REGN_RXID "Receive ID Address" +#define IDTPHY_REGM_RXID_ID 0x03 /* IDAddr */ +#define IDTPHY_REGM_RXID_RESV 0xfc +#define IDTPHY_REGX_RXID \ + "\020\12\x3\20IDAddr" + +#define IDTPHY_REGO_TCC 0x60 +#define IDTPHY_REGN_TCC "Transmit Cell Control" +#define IDTPHY_REGM_TCC_FIFOE 0x80 /* fovrIEn */ +#define IDTPHY_REGM_TCC_SOCI 0x40 /* socInt */ +#define IDTPHY_REGM_TCC_FIFOI 0x20 /* fovrInt */ +#define IDTPHY_REGM_TCC_HECINV 0x10 /* HECInv */ +#define IDTPHY_REGM_TCC_HECDIS 0x08 /* HECDis */ +#define IDTPHY_REGM_TCC_ADD 0x04 /* csetAdd */ +#define IDTPHY_REGM_TCC_DSCR 0x02 /* scrDis */ +#define IDTPHY_REGM_TCC_FIFOR 0x01 /* txFIFOrst */ +#define IDTPHY_REGX_TCC \ + "\020\10fovrIEn\7socInt\6fovrInt\5HECInv\4HECDis\3csetAdd" \ + "\2scrDis\1txFIFOrst" + +#define IDTPHY_REGO_TCHP 0x61 +#define IDTPHY_REGN_TCHP "Transmit Idle Cell Header" +#define IDTPHY_REGM_TCHP_GFC 0xf0 /* GFCtx */ +#define IDTPHY_REGS_TCHP_GFC 4 +#define IDTPHY_REGM_TCHP_PTI 0x0e /* PTItx */ +#define IDTPHY_REGS_TCHP_PTI 1 +#define IDTPHY_REGM_TCHP_CLP 0x01 /* CLPtx */ +#define IDTPHY_REGX_TCHP \ + "\020\12\xf0\20GFCtx\12\xe\20PTItx\12\x1\20CLPtx" + +#define IDTPHY_REGO_TPLD 0x62 +#define IDTPHY_REGN_TPLD "Transmit Idle Cell Payload" + +#define IDTPHY_REGO_TCC2 0x63 +#define IDTPHY_REGN_TCC2 "Transmit Cell Configuration 2" +#define IDTPHY_REGM_TCC2_PARITY 0x80 /* parity */ +#define IDTPHY_REGM_TCC2_PARE 0x40 /* parIEn */ +#define IDTPHY_REGM_TCC2_PARI 0x10 /* parInt */ +#define IDTPHY_REGM_TCC2_FIFO 0x0c /* FIFOdpth */ +#define IDTPHY_REGS_TCC2_FIFO 2 +#define IDTPHY_REGM_TCC2_TCAL 0x02 /* TCAlevel */ +#define IDTPHY_REGM_TCC2_RESV 0x01 +#define IDTPHY_REGX_TCC2 \ + "\020\10parity\7parIEn\5parInt\12\xc\20FIFOdpth\2TCAlevel" + +#define IDTPHY_REGO_TXCNT 0x64 /* +65,66 LE 19bit */ +#define IDTPHY_REGN_TXCNT "Transmit Cells" + +#define IDTPHY_REGO_TCC3 0x67 +#define IDTPHY_REGN_TCC3 "Transmit Cell Configuration 3" +#define IDTPHY_REGM_TCC3_GFCE 0xf0 /* txGFCen */ +#define IDTPHY_REGS_TCC3_GFCE 4 +#define IDTPHY_REGM_TCC3_FIXE 0x08 /* txFixSen */ +#define IDTPHY_REGM_TCC3_H4ID 0x04 /* H4InsDis */ +#define IDTPHY_REGM_TCC3_FIXB 0x03 /* fixByte */ +#define IDTPHY_REGM_TCC3_FIX00 0x00 /* 0x00 */ +#define IDTPHY_REGM_TCC3_FIX55 0x01 /* 0x55 */ +#define IDTPHY_REGM_TCC3_FIXAA 0x02 /* 0xAA */ +#define IDTPHY_REGM_TCC3_FIXFF 0x03 /* 0xFF */ +#define IDTPHY_REGX_TCC3 \ + "\020\12\xf0\20txGFCen\4txFixSen\3H4InsDis" \ + "\11\x3\x0FIX00\11\x3\x1FIX55\11\x3\x2FIXAA\11\x3\x3FIXFF" + +#define IDTPHY_REGO_TXID 0x68 +#define IDTPHY_REGN_TXID "Transmit ID Address" +#define IDTPHY_REGM_TXID_ID 0x03 /* txIDAddr */ +#define IDTPHY_REGM_TXID_RESV 0xfc +#define IDTPHY_REGX_TXID \ + "\020\12\x3\20txIDAddr" + +#define IDTPHY_REGO_RBER 0x70 +#define IDTPHY_REGN_RBER "Receive BER S/C" +#define IDTPHY_REGM_RBER_FAILE 0x08 /* FailIEn */ +#define IDTPHY_REGM_RBER_WARNE 0x04 /* WarnIEn */ +#define IDTPHY_REGM_RBER_FAIL 0x02 /* BERfail */ +#define IDTPHY_REGM_RBER_WARN 0x01 /* BERwarn */ +#define IDTPHY_REGM_RBER_RESV 0xf0 +#define IDTPHY_REGX_RBER \ + "\020\4FailIEn\3WarnIEn\2BERfail\1BERwarn" + +#define IDTPHY_REGO_BFTH 0x71 +#define IDTPHY_REGN_BFTH "Receive BER Fail Threshold" + +#define IDTPHY_REGO_BFWIN 0x72 +#define IDTPHY_REGN_BFWIN "Receive BER Fail Window" + +#define IDTPHY_REGO_BFDEN 0x73 /* +74, 16bit LE */ +#define IDTPHY_REGN_BFDEN "Receive BER Fail Denominator" + +#define IDTPHY_REGO_BWTH 0x75 +#define IDTPHY_REGN_BWTH "Receive BER Warn Threshold" + +#define IDTPHY_REGO_BWWIN 0x76 +#define IDTPHY_REGN_BWWIN "Receive BER Warn Window" + +#define IDTPHY_REGO_BWDEN 0x77 /* +78, 16bit LE */ +#define IDTPHY_REGN_BWDEN "Receive BER Warn Denomiator" + +#define IDTPHY_REGO_OPEC 0x7f +#define IDTPHY_REGN_OPEC "Output PECL Control" +#define IDTPHY_REGM_OPEC_TXC 0x04 /* pcctl_tc */ +#define IDTPHY_REGM_OPEC_TXD 0x02 /* pcctl_td */ +#define IDTPHY_REGM_OPEC_RXDO 0x01 /* pcctl_r */ +#define IDTPHY_REGM_OPEC_RESV 0xf8 +#define IDTPHY_REGX_OPEC \ + "\020\3pctl_tc\2pcctl_td\1pcctl_r" + +#define IDTPHY_PRINT_77155 \ + { /* 00 */ \ + UTP_REGT_BITS, IDTPHY_REGO_MRID, \ + IDTPHY_REGN_MRID, IDTPHY_REGX_MRID }, \ + { /* 01 */ \ + UTP_REGT_BITS, IDTPHY_REGO_CONF, \ + IDTPHY_REGN_CONF, IDTPHY_REGX_CONF }, \ + { /* 02 */ \ + UTP_REGT_BITS, IDTPHY_REGO_INT, \ + IDTPHY_REGN_INT, IDTPHY_REGX_INT }, \ + /* 03 unused */ \ + { /* 04 */ \ + UTP_REGT_BITS, IDTPHY_REGO_MCM, \ + IDTPHY_REGN_MCM, IDTPHY_REGX_MCM }, \ + { /* 05 */ \ + UTP_REGT_BITS, IDTPHY_REGO_MCTL, \ + IDTPHY_REGN_MCTL, IDTPHY_REGX_MCTL }, \ + { /* 06 */ \ + UTP_REGT_BITS, IDTPHY_REGO_TXC, \ + IDTPHY_REGN_TXC, IDTPHY_REGX_TXC }, \ + { /* 07 */ \ + UTP_REGT_BITS, IDTPHY_REGO_RXC, \ + IDTPHY_REGN_RXC, IDTPHY_REGX_RXC }, \ + /* 08-0f unused */ \ + { /* 10 */ \ + UTP_REGT_BITS, IDTPHY_REGO_RSOC, \ + IDTPHY_REGN_RSOC, IDTPHY_REGX_RSOC }, \ + { /* 11 */ \ + UTP_REGT_BITS, IDTPHY_REGO_RSOS, \ + IDTPHY_REGN_RSOS, IDTPHY_REGX_RSOS }, \ + { /* 12, 13 */ \ + UTP_REGT_INT16, IDTPHY_REGO_BIPC, \ + IDTPHY_REGN_BIPC, NULL }, \ + { /* 14 */ \ + UTP_REGT_BITS, IDTPHY_REGO_TSOC, \ + IDTPHY_REGN_TSOC, IDTPHY_REGX_TSOC }, \ + { /* 15 */ \ + UTP_REGT_BITS, IDTPHY_REGO_TSOC2, \ + IDTPHY_REGN_TSOC2, IDTPHY_REGX_TSOC2 }, \ + /* 16, 17 unused */ \ + { /* 18 */ \ + UTP_REGT_BITS, IDTPHY_REGO_RLOS, \ + IDTPHY_REGN_RLOS, IDTPHY_REGX_RLOS }, \ + { /* 19 */ \ + UTP_REGT_BITS, IDTPHY_REGO_RLOI, \ + IDTPHY_REGN_RLOI, IDTPHY_REGX_RLOI }, \ + { /* 1a-1c */ \ + UTP_REGT_INT20, IDTPHY_REGO_B2EC, \ + IDTPHY_REGN_B2EC, NULL }, \ + { /* 1d-1f */ \ + UTP_REGT_INT20, IDTPHY_REGO_FEBEC, \ + IDTPHY_REGN_FEBEC, NULL }, \ + { /* 20 */ \ + UTP_REGT_BITS, IDTPHY_REGO_TLOS, \ + IDTPHY_REGN_TLOS, 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UTP_REGT_INT16, IDTPHY_REGO_PFEBEC, \ + IDTPHY_REGN_PFEBEC, NULL }, \ + /* 3c unused */ \ + { /* 3d */ \ + UTP_REGT_BITS, IDTPHY_REGO_RPEC, \ + IDTPHY_REGN_RPEC, IDTPHY_REGX_RPEC }, \ + /* 3e, 3f unused */ \ + { /* 40 */ \ + UTP_REGT_BITS, IDTPHY_REGO_TPOC, \ + IDTPHY_REGN_TPOC, IDTPHY_REGX_TPOC }, \ + { /* 41 */ \ + UTP_REGT_BITS, IDTPHY_REGO_TPTC, \ + IDTPHY_REGN_TPTC, IDTPHY_REGX_TPTC }, \ + /* 42-44 unused */ \ + { /* 45 */ \ + UTP_REGT_BITS, IDTPHY_REGO_PTRL, \ + IDTPHY_REGN_PTRL, IDTPHY_REGX_PTRL }, \ + { /* 46 */ \ + UTP_REGT_BITS, IDTPHY_REGO_PTRM, \ + IDTPHY_REGN_PTRM, IDTPHY_REGX_PTRM }, \ + /* 47 unused */ \ + { /* 48 */ \ + UTP_REGT_INT8, IDTPHY_REGO_TC2, \ + IDTPHY_REGN_TC2, NULL }, \ + { /* 49 */ \ + UTP_REGT_BITS, IDTPHY_REGO_TPOC2, \ + IDTPHY_REGN_TPOC2, IDTPHY_REGX_TPOC2 }, \ + /* 4a-4f unused */ \ + { /* 50 */ \ + UTP_REGT_BITS, IDTPHY_REGO_RCC, \ + IDTPHY_REGN_RCC, IDTPHY_REGX_RCC }, \ + { /* 51 */ \ + UTP_REGT_BITS, IDTPHY_REGO_RCI, \ + IDTPHY_REGN_RCI, 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IDTPHY_REGO_OPEC, \ + IDTPHY_REGN_OPEC, IDTPHY_REGX_OPEC } + + #endif /* _DEV_UTOPIA_IDTPHY_H */ |